RISC einfach erklärt: Befehle und Pipelining

Ein Prozessorbefehl legt fest, welche Verarbeitung der Prozessor ausführen soll. Die Gesamtheit der verfügbaren Befehle heißt Befehlssatz. Ein Programm nutzt solche Befehle, um eine Aufgabe zu lösen.

RISC setzt als Architekturidee auf einfache Befehle, leicht erkennbare Befehlsformen und viele Register. Der Prozessor soll anhand der Befehlsform leicht erkennen können, was zu tun ist. Eine größere Aufgabe wird aus passenden Einzelschritten zusammengesetzt, statt möglichst viele Arbeitsschritte in einem Befehl zu bündeln.

„Reduziert“ legt keine feste Anzahl von Befehlen fest. Auch die Aussage, dass ein konkreter Prozessor schneller ist, folgt daraus nicht. Die Architekturidee beschreibt angebotene Funktionen und Regeln; ein konkreter Prozessor setzt sie technisch um.

Load bedeutet „Laden“, Store bedeutet „Speichern“. Bei einer Load/Store-Architektur übertragen Lade- und Speicherbefehle Werte zwischen Datenspeicher und Registern. Mit Datenspeicher meinen wir hier die Speicherplätze für die verarbeiteten Daten, getrennt von den Registern. Rechenbefehle greifen nicht direkt auf diese Datenspeicherplätze zu: Werte von dort müssen zunächst in Registern bereitliegen. Diese Regel betrifft Datenzugriffe, nicht das Holen der Befehle selbst.

Wir verwenden ein erfundenes, vereinfachtes Rechenmodell. Es kann addieren, subtrahieren und multiplizieren. Seine Rechenbefehle nehmen ihre Zahlen aus Registern und legen das Ergebnis in einem Register ab. R1, R2 und R3 sind Registernamen. Jeder Lade- oder Speicherbefehl überträgt genau einen Wert. Die Abläufe beschreiben wir in Worten, nicht als ausführbaren Programmcode.

Liegen beide benötigten Zahlen im Datenspeicher und soll das Ergebnis wieder dort stehen, braucht unser Modell zwei Ladebefehle, einen Rechenbefehl und einen Speicherbefehl. Bereits geladene Werte müssen nicht erneut geladen werden. Soll das Ergebnis im Register bleiben, entfällt das anschließende Speichern.

CISC steht für „Complex Instruction Set Computer“, etwa „Rechner mit komplexem Befehlssatz“. Komplex bedeutet hier: Ein Befehl kann mehrere Arbeitsschritte bündeln und eine aufwendigere Befehlsform haben. RISC richtet den Entwurf stärker auf einfache Befehle und leicht erkennbare Befehlsformen aus. Das sind Grundideen, keine vollständigen Beschreibungen jedes heutigen Prozessors.

Die nach außen angebotenen Befehle und ihre innere Verarbeitung müssen getrennt betrachtet werden. Ein Prozessor kann einen CISC-Befehlssatz anbieten und Befehle intern in einfache Teilbefehle übersetzen. Einfache innere Schritte machen den äußeren Befehlssatz deshalb nicht zu RISC. Auch Pipelining, also die zeitlich überlappende Verarbeitung mehrerer Befehle, ist mit einem CISC-Befehlssatz vereinbar.

Aus den Bezeichnungen RISC und CISC folgt keine allgemeine Geschwindigkeitsrangfolge. Für einen Vergleich konkreter Prozessoren brauchst du weitere Angaben, etwa zur technischen Umsetzung und zur ausgeführten Aufgabe.

Beim Pipelining bearbeiten mehrere Stufen verschiedene Befehle gleichzeitig. Der Durchsatz gibt an, wie viele Befehle pro Zeit fertig werden. Durch die Überlappung kann der Durchsatz steigen. Die Zeit vom Beginn bis zum Ende eines einzelnen Befehls wird dadurch nicht automatisch kürzer.

Unser ideales Modell hat drei Stufen: Holen des Befehls, Bearbeiten und Abschließen. Die Folge dieser Stufen heißt Pipeline. Ein Takt ist hier ein gleich langer Zeitschritt des Prozessors. Jede Stufe braucht einen Takt und bearbeitet höchstens einen Befehl zugleich. Die Stufen nutzen getrennte Arbeitsmittel. Ab Takt 1 wird in jedem Takt ein neuer Befehl geholt, solange noch nicht begonnene Befehle anstehen. P und Q bezeichnen zwei unabhängige Befehle: Keiner benötigt ein Ergebnis des anderen. Es gibt im Modell keine Konflikte. Die Tabelle zeigt den Ablauf bei anfangs leerer Pipeline. Ohne Überlappung würden die beiden Befehle zusammen sechs Takte benötigen; mit Überlappung sind es vier. Ein einzelner Befehl durchläuft weiterhin drei Takte. Nach dem Füllen kann bei fortlaufender Arbeit in diesem Modell pro Takt ein weiterer Befehl fertig werden. Diese Zahlen gelten für das beschriebene Modell, nicht für jeden echten Prozessor.

Den erreichbaren Durchsatz begrenzen Pipeline-Konflikte: Zwei Befehle können gleichzeitig dieselbe besetzte Recheneinheit benötigen. Ein Befehl kann auf ein noch nicht verfügbares Ergebnis angewiesen sein. Oder eine Entscheidung darüber, welcher Befehl als Nächstes folgt, steht noch aus. Zur Lösung können betroffene Befehle warten. Mit passender Technik lassen sich fertige Zwischenergebnisse früh weiterreichen. Auch das Umordnen unabhängiger Befehle kann helfen. Deshalb muss ein abhängiger Befehl nicht in jedem Fall bis zum vollständigen Abschluss seines Vorgängers warten; die benötigten Daten müssen aber verfügbar sein.